Intel_EMIB--TSMC_CoWoS
晶片先進封裝技術比較：Intel EMIB vs. TSMC CoWoS
| 比較項目 | Intel EMIB-M | Intel EMIB-T | TSMC CoWoS-S | TSMC CoWoS-R | TSMC CoWoS-L |
|---|---|---|---|---|---|
| 中介層 (Interposer) | 無 | 無 | 矽 (Silicon) | 有機聚合物 | 有機聚合物 |
| 矽橋 (Silicon Bridge) | 整合金屬 (MiM) 電容並嵌入基板之矽橋 | 整合 TSV (矽穿孔) 並嵌入基板之矽橋 | 無 | 無 | 嵌入 RDL (重佈線層) 中介層之 LSI (本地矽互連) |
| 光罩尺寸 (Reticle Size) | 6 倍 | 12 倍 (2026~2027) | 3.3 倍 | 9 倍 (2027) | 9 倍 (2027) ~ 12 倍 |
| 現有應用 | Sapphire, Emerald, Granite Rapids | - | Hopper, TPU, MTIA, Maia 等 | Trainium | Blackwell (3.5x), Rubin (5.5x) |
| 成本與製程 | 具成本優勢、製程簡化 | 具成本優勢、製程簡化 | 價格高、製程複雜 (如 TSV/RDL) | 價格較高 | 成本極高、製程複雜 (如 TSV/RDL) |
| 優勢特點 | 符合 ASIC 彈性需求、CTE (熱膨脹係數) 問題較小 | 符合 ASIC 彈性需求、CTE 問題較小 | 良率穩、效果好、頻寬大，專攻高速運算 | 頻寬較大 | 良率穩、效果好、頻寬大，專攻高速運算 |
| 瓶頸與限制 | 頻寬較小、傳輸訊號較不穩定 | 頻寬較小、傳輸訊號較不穩定 | 光罩尺寸受限 (較小)、產能不足 | 光罩尺寸極大 (製程挑戰) | 光罩尺寸極大 (製程挑戰)、產能不足 |
Intel EMIB 陣營：性價比與大尺寸的推手
- 核心策略：直接在基板裡塞「矽橋」來溝通晶片，完全捨棄中介層。
- 最大贏面：便宜、好做、熱膨脹 (CTE) 問題小。這讓他們能輕鬆挑戰 6 倍甚至未來 12 倍的超大光罩尺寸封裝，非常適合需要高度客製化的 ASIC 客戶。
- 致命傷：頻寬與訊號穩定度仍無法滿足最頂級的 AI 訓練需求。
台積電 CoWoS 陣營：不計代價的效能天花板
- 核心策略：針對不同需求提供多樣化中介層，從經典的 CoWoS-S (矽中介層)，一路進化到 CoWoS-L/R (有機中介層)。
- 最大贏面：無可挑剔的良率與超大頻寬。這也是為何 Nvidia 的 Hopper/Blackwell 到 Rubin 都非它不可。
- 未來的挑戰：
- 產能與售價：永遠處於供不應求、造價高昂的狀態。
- 物理極限的挑戰：為了容納像 Rubin 這樣龐大的晶片，CoWoS-L 必須挑戰 9~12 倍的「極大光罩尺寸」，這對良率與封裝應力 (翹曲問題) 將帶來前所未有的考驗。
- 2025-12-01_TSM_Intel_EMIB_TSMC_CoWoS