Chip-on-Panel-on-Substrate

定義

• CoPoS：
  • 次世代方案，利用 Panel 級封裝擴大載板、提高良率，支援高階 AI 晶片。
  • 為面板級先進封裝路線，先在大型矩形面板上完成 RDL/中介結構，再裝到有機或玻璃基板
• 本質差異：由晶圓級轉向面板級、由圓形晶圓改為矩形面板、可用面積與曝光視場放大

技術演進

• CoWoS：現有高階先進封裝主流，因 AI 晶片功耗增長漸達極限。
• CoPoS ：短中期並行，非完全替代，CoWoS 追求極致頻寬、成熟生態，CoPoS 追求面積、成本、產能彈性

時程規劃

• 2026：采鈺 (6789) 建測試線。
• 2027：送樣給客戶。
• 2028 底 ~ 2029H1：台積電嘉義 AP7 廠 (P4/P5) 正式量產。
• 硬剛需背景：輝達 Rubin 世代晶片光罩尺寸已達 5.5 倍，12 吋晶圓無法滿足單批封裝數量，CoPoS 為 Rubin 以上等級 AI 晶片絕對剛需。

與 FoPLP 差異

• CoPoS：用於 AI 高階晶片，具備更細線徑、interposer、複雜 RDL。
• FoPLP：適用於 PMIC、RFIC 等低成本晶片，注重成本效益而非高效能。

核心技術挑戰：翹曲 (Warpage)

• 來源：https://www.instagram.com/p/DX1rXylE6Qp/
• 根本機制：不同材料熱膨脹係數不一，冷卻後產生殘餘應力導致彎曲變形。
• 非線性放大：面積擴大 (310mm → 515mm+) 乘上 RDL 層數增加 (5~8 層 → 10 層+)，理論翹曲量最高暴增 7.6 倍。
• 局部翹曲陷阱：為降全域翹曲而增加載板厚度，反而引發局部翹曲，成為良率最難控制的關卡。
• 產能瓶頸遷移：製程瓶頸從「做得出來」正式轉向「全域翹曲 + 局部翹曲的良率控制」。

供應鏈廠商

• 已傳出受益名單：印能 (7734)、辛耘 (3583)、弘塑 (3131)、均華 (6640)、致茂 (2360)、志聖 (2467)、大量 (3167)、晶彩 (3535)、倍利科 (7822)、家登 (3680)。

翹曲三劍客 (功能互補，缺一不可)

• 辛耘 (3583)：玻璃載板塗佈與製程結束後的解離，負責良率起點與終點。
• 印能 (7734)：高壓真空 + 熱流抑制，對應全域翹曲控制。
• 大量 (3167)：高解析度 AOI + 厚度量測，對應局部翹曲量測與補償。

投資觀察

• 選股邏輯：不看「誰打入供應鏈」，看「誰解決最痛的痛點」；能卡位翹曲難關者擁有真正護城河。
• 志聖、印能：技術互補，未來具矽光子、散熱設備潛力。
• 倍利科：前台積電資深副總創立，具 AOI+AI 檢測能力，月營收成長 +400%，為興櫃公司，若轉上市櫃將受惠。
• 其他廠商：屬台積電供應鏈，隨 CoPoS 放量逐步受惠。