SRAM

Static Random-Access Memory (靜態隨機存取記憶體)

概念股

供應鏈位階	產業鏈角色	公司	核心產品、業務	產業競爭利基、護城河
上游	記憶體 IP 授權	力旺 (3529)	嵌入式記憶體、安全 IP 授權	全球嵌入式邏輯製程非揮發性、高速記憶體 IP 領導廠商。
	晶片架構、設計	愛普 (6531)	客製化 PSRAM、VHM 3D 堆疊記憶體架構	掌握偽靜態記憶體介面、晶圓堆疊超高頻寬專利技術。
中游	晶圓製造、內建快取整合	台積電 (2330)	先進製程晶片內建 SRAM 巨集製造、3DFabric 晶圓堆疊	全球先進邏輯製程高密度 SRAM 位元單元、3D 堆疊技術領先者。
下游	超高速推論晶片、系統	Cerebras (CBRS)	晶圓級 WSE 內建 44 GB 超高速 SRAM 陣列	打造全球最大單晶片 SRAM 容量架構，提供超低延遲推論。
		Groq	LPU 內建 On-Chip SRAM 推論加速器	採用純晶片內建記憶體路徑，實現確定性極低延遲生成。

力旺：提供嵌入式邏輯製程記憶體 IP，協助晶片設計業者快速整合晶片內快取、安全設定。
愛普：透過 3D 堆疊技術開發超高頻寬記憶體，提供介於傳統 SRAM、高頻寬記憶體間的客製化方案。
台積電：在 5nm、3nm、2nm 先進邏輯製程中提供高密度 SRAM 巨集，並透過 TSMC-SoIC 實現邏輯、記憶體立體堆疊。
Cerebras：將全晶圓打造成單一處理器，內建高達 44 GB 的 SRAM 快取，徹底消除外部記憶體傳輸瓶頸。
Groq：採用純晶片內建 SRAM 架構打造 LPU，完全捨棄外部記憶體，主打確定性極低延遲、超高速 Token 生成。

定義

技術本質：一種利用雙穩態正反器 (Flip-Flop) 儲存資料的揮發性半導體記憶體，只要持續供電即可保存資料，無須進行週期性動態刷新 (Refresh)。
運作原理：典型結構由 6 個電晶體 (6T) 組成單一位元單元 (Bitcell)，讀寫速度極快、存取延遲低至奈秒級別，遠快於動態記憶體。
產業地位：主要作為處理器 (CPU、GPU、ASIC) 內部的各級快取 (L1、L2、L3 Cache)、暫存器，在生成式 AI 推論中扮演打破記憶體牆、加速 Decode (解碼) 運算的關鍵角色。

SRAM、DRAM 架構特性比較

比較維度	SRAM	DRAM
存取速度、延遲	< 1 奈秒 (極快)	數十奈秒 (較慢)
刷新機制	無須預充電與刷新	需週期性刷新以防止電荷流失
基本結構	6T (6 個電晶體)	1T1C (1 電晶體 + 1 電容)
面積、成本	佔用面積大，成本高昂	儲存密度高，成本低廉
系統分工	極速暫存、快取運算	海量資料主儲存 (如 DRAM、HBM)

存取速度、延遲：SRAM 存取延遲通常 < 1 奈秒，無須預充電、刷新週期，DRAM 存取延遲落在數十奈秒，且需週期性刷新以防止電容電荷流失。
晶片面積、成本：SRAM 每個位元需 6 個電晶體，晶片佔用面積大且成本高昂，DRAM 採 1T1C (1 電晶體 + 1 電容) 結構，單位面積儲存密度高且成本低廉。
系統分工、互補：兩者在現代運算系統中為階層互補架構，SRAM 專注於極速暫存、快取運算，DRAM、HBM 則負責海量資料主儲存。

AI 推論中的 Decode 瓶頸破局者

記憶體頻寬受限挑戰：大型語言模型在自回歸 Decode 階段需反覆逐字讀取 KV Cache、模型權重，傳統架構極易受限於外部記憶體頻寬瓶頸 (Memory Wall)。
極速 Token 生成能力：SRAM 具備數十倍於 HBM 的晶片內頻寬、極低延遲，能顯著推升每秒 Token 生成速度 (TPS)，成為即時語音、Agent、超低延遲推論的核心硬體路徑。

微縮瓶頸、新架構發展

SRAM 微縮停滯 (Scaling Stalled)：隨著先進邏輯製程推進至 3nm、2nm，SRAM 位元單元面積縮減比例遠低於邏輯閘，導致晶片內快取成本急遽上升。
3D 堆疊、封裝解方：產業正積極發展 3D 晶圓堆疊 (如：台積電 SoIC)、晶圓級引擎 (WSE)、偽靜態記憶體 (PSRAM)，將大容量快取以垂直互連方式整合，突破二維晶片面積限制。