Cadence 預估全年營收最高達 64.17 億美元

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孟恭觀點

• cadence q3
• 好奇的是 jalapeno rtl-tapeout 只花了九個月，對於整個晶片設計業到底影響如何？到底 AI 的加入是加速流程，還是整個構造改革，好像每個產業環節都會被健檢一輪，有些還因此腥風血雨

• jalapeno 前端用的是 Google 開源的高階合成工具鏈 XLS，再用 DSLX/C++ 轉 Verilog。AI 主要用在「看起來像軟體」的工作上 (quote IEEE Spectrum)，實體設計和量產則是 Broadcom 負責
• Devgan 說 20 年前做一顆 CPU 要 500 人、5 年，現在 50 人、6 個月就能完成，難度約降 100 倍，AI 還能再降 5-10 倍
• CFO 說客戶一向會在 Cadence 工具上建自己的流程，agent 做的設計探索比工程師多得多，會反覆呼叫底層工具，用量因此放大
• Devgan 認為模型路由、領域專用模型、代理和工具的深度整合，客戶很難自己辦到。而 OAI 辦到了阿？我想可能因為它是少數？
• Devgan 說目前設計活動是他看過最強的，範圍包括 AI、類比混訊、記憶體與系統公司
• 自研晶片擴散有利公司，3D-IC/chiplet 擴大驗證需求
• 授權模式轉向用量，agent 增加工具呼叫次數，計價會從工程師人頭往使用量移動
• EDA 兩大廠路線分開，Synopsys 和前沿模型商綁定，Cadence 走開源權重模型、自己後訓練

✍️ Abstract

三句話總結

• 營收財測上看 64.17 億美元：Cadence 預期 2026 財年 營收 63.87 億~64.17 億美元、Non-GAAP 營業利益率 (44.2~45.2)%、Non-GAAP 稀釋每股盈餘 8.37~8.43 美元。
• AI 重塑設計與計價：CPU 設計從 500 人 5 年降到 50 人 6 個月，Jalapeno 9 個月完成 RTL 到 Tapeout，而 Agent 反覆呼叫底層工具、自研晶片與 3D-IC、Chiplet 擴大驗證需求，使授權計價從工程師人頭移向實際使用量。
• EDA 模型路線分歧：Synopsys 與前沿模型商深度綁定，Cadence 則採開源權重模型並自行後訓練，因 模型路由、領域專用模型、工具 深度整合門檻高，僅 OpenAI 等少數客戶能自行辦到。

2026 財年業務展望

• 2026 財年營收：預期介於 63.87 億~64.17 億美元 ($6.387 billion~$6.417 billion)。
• 2026 財年 GAAP 營業利益率：預期介於 (28.2~29.2)%。
• 2026 財年 Non-GAAP 營業利益率：預期介於 (44.2~45.2)%。
• 2026 財年 GAAP 稀釋每股盈餘：預期介於 4.84~4.90 美元 ($4.84~$4.90)。
• 2026 財年 Non-GAAP 稀釋每股盈餘：預期介於 8.37~8.43 美元 ($8.37~$8.43)。

孟恭觀點分析

• AI 加速晶片開發：Jalapeño 從 RTL 到 Tape-out 僅花 9 個月，引發 AI 究竟只是提升設計效率，還是將重塑整個半導體設計流程的疑問，若工作流程改變，既有 產業分工、競爭優勢 也可能受到衝擊。
• AI 仍集中於前端設計：Jalapeño 採用 Google 開源工具 XLS，透過 DSLX、C++ 產生 Verilog。AI 主要參與偏向軟體開發的工作，實體設計、量產 仍由 Broadcom 負責，顯示 AI 尚未全面取代傳統晶片開發流程。
• CPU 開發門檻下降：Cadence 執行長 Devgan 指出，20 年前開發 CPU 需要 500 人、5 年，如今約 50 人、6 個月 即可完成，以 人力、時間 估算，投入量減少約 100 倍，AI 未來可能再提升 5~10 倍效率。
• Agent 推升 EDA 使用量：Cadence 財務長指出，客戶原本就會自行建立設計流程，但 AI Agent 能反覆呼叫底層工具，探索遠多於工程師的設計方案，使 EDA 工具使用量大幅增加。
• AI 整合形成競爭門檻：Devgan 認為 模型路由、領域專用模型、Agent、EDA 工具 的深度整合相當困難。孟恭則質疑 OpenAI 已具備類似能力，可能意味著大型 AI 公司有機會自行整合，但一般客戶仍難以複製。
• 客製化晶片帶動需求：Devgan 表示目前晶片設計活動為歷來最強，涵蓋 AI、類比混合訊號、記憶體、系統公司。更多企業投入自研晶片，加上 3D-IC、Chiplet 架構日益複雜，有利於擴大 Cadence 的 設計、驗證 需求。
• 商業模式可能轉型：傳統 EDA 授權主要依 工程師人數 或 工具席次 計價，未來隨著 Agent 大量執行設計任務，計價模式可能逐漸轉向實際工具使用量，成為新的營收成長動能。
• EDA 雙雄採取不同 AI 策略：Synopsys 傾向與前沿 AI 模型業者合作，Cadence 則選擇 開放權重模型 並自行 後訓練。兩者差異在於依賴外部模型能力，或建立自身的領域專用 AI 技術。

專有名詞

• RTL (Register-Transfer Level)：暫存器傳輸級，以硬體描述語言定義數位電路的 資料流、運算邏輯、暫存器行為，是晶片前端設計的重要階段。

• Tape-out：晶片設計定案並交付晶圓廠準備製造的階段，不代表晶片已完成量產。

• XLS (Accelerated HW Synthesis)：Google 開源的硬體合成工具鏈，可將高階程式轉換為硬體設計表示，降低前端晶片設計的開發負擔。

• DSLX (Domain-Specific Language for XLS)：Google 為 XLS 設計的領域專用語言，讓工程師以接近軟體程式的方式描述硬體邏輯。

• Verilog：硬體描述語言 (HDL)，用於描述數位電路的 結構、行為，可進一步合成為實際電路。

• 實體設計 (Physical Design)：將電路邏輯轉換為晶片實際布局與繞線的流程，需處理 面積、功耗、時序、製造限制。

• Agent (AI Agent)：能 自主規劃任務、呼叫外部工具 並根據結果持續執行的 AI 系統，本文主要用於自動化 晶片設計、方案探索。

• 模型路由 (Model Routing)：依據 任務類型、成本 或 效能要求，自動選擇適合的 AI 模型執行工作。

• 領域專用模型 (Domain-Specific Model)：針對特定專業領域 訓練 或 調整 的 AI 模型，如：專門處理 晶片設計、驗證 任務的模型。

• 類比混合訊號 (Analog Mixed-Signal, AMS)：整合 類比、數位 電路的晶片設計技術，常見於 感測器、通訊晶片、電源管理晶片。

• 3D-IC (Three-Dimensional Integrated Circuit)：透過晶粒垂直 堆疊、互連，提高整合密度並改善資料傳輸效率。

• Chiplet：小晶片架構，將大型晶片拆分為多個功能晶粒，再透過先進封裝整合，有助於提升 設計彈性、製造良率。

• 用量計費 (Usage-Based Pricing)：依實際 工具呼叫次數、運算資源 或 使用量 收費，而非單純依 工程師人數 或 軟體席次 收費。

• EDA (Electronic Design Automation)：涵蓋 晶片設計、模擬、驗證、邏輯合成、實體布局 等軟體工具。

• 開放權重模型 (Open-Weight Model)：公開模型參數權重、允許依授權條件自行 部署 或 調整 的 AI 模型，不一定等同完全開源。

• 後訓練 (Post-Training)：在基礎模型預訓練完成後，透過 監督式微調、強化學習 等方法，提高模型在特定任務上的能力。

• Synopsys (Synopsys, Inc.)：美國電子設計自動化跨國軟體公司，在本文中指選擇與前沿大語言模型業者深度綁定的 EDA 領導廠商。